当前PoP封装的趋势和进步与PoP堆叠芯片清洗介绍

当前PoP的趋势和进步

 当前的趋势是朝向更小化和更高密度的PoP发展，封装到封装的互连间距有0.5mm，这类封装要求再回流时翘曲低至50μm，这类封装也将会使底部PoP的底部上的焊球间距转移到0.4mm，由于高引脚数和受限的封装面积（目标一般是12×12 mm或更小的封装尺寸），需要在室温下满足共面规范，再回流时满足在焊料熔点温度以上的苛刻的翘曲规范。在表面组装一侧，为使微细球间距的PoP组装和再回流同时发生，正在引入改进的表面组装工艺。当今典型的表面组装工艺包括在PCB上印刷焊膏、放置底部PoP、在熔剂内电镀顶部PoP焊球、在底部PoP上放置顶部PoP、在清洁干燥的空气中通过熔炉再回流将其熔化。引入的新型工艺包含了在焊剂或焊料糊中熔化顶部封装焊球，可以提高再回流过程中顶部到底部的封装互连的鲁棒性。

改进表面组装和PoP组装的工艺和材料是必要的，因为工业开始进行下一代PoP器件的大量生产。当今，生产的大多数底部封装可以调节键合线的互连。然而，倒装芯片仍然在满足12×12mm或更小尺寸要求的同时，一般还可适用于下一代封装的更高密度和性能要求（图3）。因此，大部分在印刷版上的底部PoP逻辑器件都是倒装芯片器件。倒装芯片的另一个优势是器件的组装高度小于模塑密封键合线器件的高度。倒装芯片器件无需进行模塑密封，这就降低了加工成本。然而，不采用模塑密封材料，不需要底部填充倒装芯片器件，这会为控制封装的翘曲带来很大的挑战。

控制封装翘曲 

为控制封装翘曲，稍厚的基板和新型封装材料需要进行检测。为满足最大为0.22mm（JEDEC机械规范）的组装高度，可以减薄倒装芯片，可允许在顶部组装0.5mm间距的顶部PoP。其他底部PoP的变化也正在进行开发，可有助于控制封装翘曲，允许采用更厚的裸片。目前开发的底部封装中，中心处采用模塑密封化合物的倒装芯片，或者将模塑化合物扩展到封装边缘处。这些封装一般在顶部四周处（焊盘上的焊料或其他方案）有内建的互连通孔，有助于与顶部PoP“桥接缝隙”。这种“桥接”方案也正在被含有两个裸片叠层的底部封装所采用。某些先进的下一代PoP要求逻辑器件和逻辑器件或者逻辑器件和模拟器件叠层在一起。这类叠层中的底部裸片是倒装芯片或者是键合线，但顶部裸片总是采用引线键合。因此，必须要求模塑封装，除非顶部PoP采用0.65 mm的焊球间距，“桥接”方案是必须的。

降低高度 

当今，降低叠层高度是PoP所面临的最困难的挑战之一。目前，PoP一般是手机中的数字部分或PCB侧面最厚的封装。虽然其它的封装，包括裸片叠层封装，其封装高度最大为1.2mm，或者更低，而PoP叠层正努力满足最大高度为1.4mm。早期PoP叠层的最大高度在1.8mm附近，现在PoP叠层最大高度范围在1.6mm内。降低叠层高度的难度在于减少器件组装的高度，或者底部封装之间密封模塑所要求的间隙。如前面讨论所说，降低厚度可产生更高的翘曲。可以降低顶部PoP，但是在大量生产中顶部PoP都采用最薄的基板和裸片厚度（基板厚度0.13 mm，裸片厚度60至75μm）。进一步降低要求更加薄的基板、裸片粘接材料（裸片粘接薄膜），需要裸片厚度60μm以下。这些材料的供应成本通常是额外的费用，生产中这些更薄材料和器件的处理都是有疑问的。

在 过 去 几 年内，新型PoP解 决 方 案 已被 引 进 ， 在满 足 最 高 高度1.4 mm的要求同时，可在顶部PoP内叠层两个存储器件。将来，这类PoP叠层将采用非常薄的存储裸片和更加先进的超薄封装材料，能够满足最高高度为1.2 mm。 

PoP的未来

新型PoP及其变化正在冉冉升起，可以解决目前传统PoP的一些弱点。例如，随着封装变得越来越薄，焊球间距越来越小，一种控制PoP翘曲挑战的解决方式是在组装到PCB上之前将顶部和底部封装组装到一起。虽然这削弱了PoP在灵活性上的优点，但是在基板组装前进行“预叠层”是一项相对简单的工艺，再回流过程中比较容易控制——再回流中PCB自身的翘曲。对预叠层PoP进行测试，可确保它是良好的，并且能够展现出比单独的顶部或底部PoP更低的翘曲，因此制造PoP类似于在PCB上组装一个更加传统的窄间距BGA。预叠层PoP非常吸引那些现在能为终端客户提供低端逻辑器件和顶部存储器件的器件制造商。这种选择吸引的不是那些经营移动手持设备的终端客户，而是期待为自己的产品采用PoP的客户。

随着底部PoP的处理器性能和容量持续增高，裸片的面积越来越大，即使晶圆工艺尺寸从90 nm缩减到65 nm甚至以下，这些都造成很难在12×12mm或更小的封装体内安置器件，而这正是目前所需要的。扇入PoP解决方案（底部PoP的顶部表面上的焊盘不在四周，而在中心）已经开始研发，为获得更小、更高密度的PoP器件以及更大的裸片与封装比率（图4）。扇入PoP也能够达到一个更小的、更大成本效益的中间BGA顶部PoP。因为模塑密封或者封装顶部的表面可扩展到封装边缘，已经证明，这类封装比传统PoP解决方案的翘曲更小。扇入PoP的另一优点是在顶部叠层封装上能够容纳更高数目的互连。这无需增大封装体即可获得，因为顶部中心互连阵列间距为0.5 mm，甚至0.4 mm。这允许处理器到处理器封装叠层或者处理器到高引脚数的存储器接口，这是手机制造商的关键技术。在某种意义上讲，类似扇入PoP的PoP变化正在担负基板内嵌入元件的任务，而扇出晶圆级封装方法则将目标致力于填补未来。

PoP封装 

PoP堆叠芯片清洗：PoP堆叠芯片/Sip系统级封装在mm级别间距进行焊接，助焊剂作用后留下的活性剂等吸湿性物质，较小的层间距如存有少量的吸湿性活性剂足以占据相对较大的芯片空间，影响芯片可靠性。要将有限的空间里将残留物带离清除，清洗剂需要具备较低的表面张力渗入层间芯片，达到将残留带离的目的。 研发的清洗剂具有卓越的渗入能力，以确保芯片间残留活性剂被彻底清除。

为您提供PoP堆叠芯片水基清洗全工艺解决方案。

针对先进封装产品芯片焊后封装前，基板载板焊盘、电子制程精密焊后清洗的不同要求， 在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封装到PCBA组件终端，包括有水基清洗剂和半水基清洗剂，碱性水基清洗剂和中性水基清洗剂等。具体表现在，在同等的清洗力的情况下， 的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下， 的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。

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