Chiplet技术的出现带来了芯片设计的三大技术趋势与Chiplet芯粒清洗介绍

简单来说，Chiplet技术就是像搭积木一样，把一些预先生产好的实现特定功能的裸芯片（Chip）通过先进封装技术集成在一起形成一个系统级芯片，而这些基本的裸芯片就称为Chiplet。

Chiplet芯片可以使用更可靠和更便宜的技术制造，较小的硅片本身也不太容易产生制造缺陷。此外，Chiplet芯片也不需要采用同样的工艺，不同工艺生产制造的Chiplet可以通过SiP技术有机地结合在一起。

Chiplet技术的出现带来了芯片设计的新趋势，我们简单描述为：IP芯片化、集成异构化、IO增量化，简称三大技术趋势。

 一.  IP芯片化 

IP（Intellectual Property）是具有知识产权内核的集成电路的总称，是经过反复验证过的、具有特定功能的宏模块，可以移植到不同的半导体工艺中。

到了SoC阶段，IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力的体现。对于芯片开发软件，其提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP核已经变成SoC系统设计的基本单元，并作为独立设计成果被交换、转让和销售。

IP核对应描述功能行为的不同分为三类，即软核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。

当IP硬核是以芯片的形式提供时，就变成了Chiplet。

我们可以这么理解：SiP中的Chiplet就对应于SoC中的IP硬核，Chiplet 是一种新的 IP 重用模式，就是硅片级别的IP重用。

设计一个SoC系统级芯片，以前的方法是从不同的 IP 供应商购买一些 IP，软核、固核或硬核，结合自研的模块，集成为一个 SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。有了Chiplet以后，对于某些 IP，就不需要自己做设计和生产了，而只需要买别人实现好的硅片，然后在一个封装里集成起来，形成一个 SiP。

所以，Chiplet 可以看成是一种硬核形式的 IP，但它是以芯片的形式提供的。因此，我们称之为IP芯片化。

 二、  集成异构化 

在半导体集成中，Heterogeneous 是异构异质的含义，在这里我们将其分为异构HeteroStructure和异质HeteroMaterial两个层次的含义。

HeteroStructure Integration

在这篇文章中，异构集成HeteroStructure Integration主要指将多个不同工艺单独制造的芯片封装到一个封装内部，以增强功能性和提高工作性能，可以对采用不同工艺、不同功能、不同制造商制造的组件进行封装。

例如上图所示：将7nm、10nm、28nm、45nm的Chiplet通过异构集成技术封装在一起。

通过异构集成技术，工程师可以像搭积木一样，在芯片库里将不同工艺的Chiplet小芯片组装在一起。

HeteroMaterial Integration

近年来集成硅(CMOS和BiCMOS)射频技术已经在功率上取得巨大的进步，同时也将频率扩展到了100GHz左右。然而还有众多应用只能使用像磷化铟(InP)和氮化镓(GaN)这样的化合物半导体技术才能实现。磷化铟能提供最大频率为1太赫兹的晶体管，具备高增益和高功率，以及超高速混合信号电路。而氮化镓能使器件具备大带宽、高击穿电压、以及高达100GHz的输出频率。

因此将不同材料的半导体集成为一体——即异质集成HeteroMaterial Integration，可产生尺寸小、经济性好、设计灵活性高、系统性能更佳的产品。

如下图所示，将Si、GaN、SiC、InP生产加工的Chiplet通过异质集成技术封装到一起，形成不同材料的半导体在同一款封装内协同工作的场景。

在单个衬底上横向集成不同材料的半导体器件（硅和化合物半导体）以及无源元件（包括滤波器和天线）等是Chiplet应用中比较常见的集成方式。

需要读者注意的是，目前不同材料的多芯片集成主要采用横向平铺的方式在基板上集成，对于纵向堆叠集成，则倾向于堆叠中的芯片采用同种材质，从而避免了由于热膨胀系统等参数的不一致而导致的产品可靠性降低，如下图所示。

三、  IO增量化 

如果说前面讲的是Chiplet技术的优势，那么，IO增量化则给Chiplet带来了挑战。

IO增量化体现在水平互联(RDL)的的增量化，同时也体现在垂直互联(TSV)的增量化。

在传统的封装设计中，IO数量一般控制在几百或者数千个，Bondwire工艺一般支持的IO数量最多数百个，当IO数量超过一千个时，多采用FlipChip工艺。在Chiplet设计中，IO数量有可能多达几十万个，为什么会有这么大的IO增量呢？

我们知道，一块PCB的对外接口通常不超过几十个，一款封装对外的接口为几百个到数千个，而在芯片内部，晶体管之间的互联数量则可能多达数十亿到数百亿个。越往芯片内层深入，其互联的数量会急剧增大。

Chiplet是大芯片被切割成的小芯片，其间的互联自然不会少，经常一款Chiplet封装的硅转接板超过100K+的TSV，250K+的互联，这在传统封装设计中是难以想象的。

由于IO的增量化，Chiplet的设计也对EDA软件提出了新的挑战，Chiplet技术需要EDA工具从架构探索、芯片设计、物理及封装实现等提供全面支持，以在各个流程提供智能、优化的辅助，避免人为引入问题和错误。

Cadence、Synopsys、Siemens EDA(Mentor)等传统的集成电路EDA公司都相继推出支撑Chiplet集成的设计仿真验证工具。

四、Chiplet芯粒先进芯片封装清洗：

研发的水基清洗剂配合合适的清洗工艺能为芯片封装前提供洁净的界面条件。

水基清洗的工艺和设备配置选择对清洗精密器件尤其重要，一旦选定，就会作为一个长期的使用和运行方式。水基清洗剂必须满足清洗、漂洗、干燥的全工艺流程。

污染物有多种，可归纳为离子型和非离子型两大类。离子型污染物接触到环境中的湿气，通电后发生电化学迁移，形成树枝状结构体，造成低电阻通路，破坏了电路板功能。非离子型污染物可穿透PC B 的绝缘层，在PCB板表层下生长枝晶。除了离子型和非离子型污染物，还有粒状污染物，例如焊料球、焊料槽内的浮点、灰尘、尘埃等，这些污染物会导致焊点质量降低、焊接时焊点拉尖、产生气孔、短路等等多种不良现象。

这么多污染物，到底哪些才是最备受关注的呢？助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中，它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种成分，焊后必然存在热改性生成物，这些物质在所有污染物中的占据主导，从产品失效情况来而言，焊后残余物是影响产品质量最主要的影响因素，离子型残留物易引起电迁移使绝缘电阻下降，松香树脂残留物易吸附灰尘或杂质引发接触电阻增大，严重者导致开路失效，因此焊后必须进行严格的清洗，才能保障电路板的质量。

运用自身原创的产品技术，满足芯片封装工艺制程清洗的高难度技术要求，打破国外厂商在行业中的垄断地位，为芯片封装材料全面国产自主提供强有力的支持。

推荐使用 水基清洗剂产品。